第1章 绪论
1.1 发展机遇
自集成电路（integrated circuit，IC）出现以来，半导体技术一直沿着摩尔定律发展，有力地支撑了电子信息产业的发展。目前，半导体先进制造工艺进入7nm/5nm节点，台湾积体电路制造股份有限公司宣称7nm工艺节点IC技术已经进入量产水平，单颗SoC芯片可集成的晶体管数量已达千亿级别。但是，随着IC制造工艺进入纳米/原子级时代，微纳电子IC的设计、制造、封装与测试等研发难度越来越大，先进工艺节点晶圆制造厂投资达百亿美元量级，沿着摩尔定律发展步履维艰。基于新结构、新材料、新工艺及集成新方法等的三维异质集成技术成为半导体技术重要的发展方向，被认为是摩尔定律发展的有效拓展与延伸[1]，如图1.1所示。
三维异质集成技术可以从封装级、晶体管器件级和芯片级等层面实施，封装级三维集成主要指多芯片组件封装、封装体叠层封装、多层芯片叠层封装等，晶体管器件级主要指晶体管有源层三维叠层、多种晶体管器件有源层转移实现同一衬底。芯片级主要指准三维集成、TSV三维集成等新方法，利用贯穿芯片衬底的垂直电互连，结合微凸点键合工艺实现多种功能芯片叠层集成，具有高密度集成的突出优点，被认为是IC产业的一项革命性技术，成为半导体产业界和学术界研究的热点[2-7]。
TSV三维集成技术基础性强，可应用在CMOS图像传感器类光学图像器件、红外焦平面阵列传感器等，微机电系统（micro-electro-mechanical system，MEMS）/纳米机电系统（nano-electro-mechanical system，NEMS），功率/模拟/射频器件，存储类IC，逻辑类IC等，图1.2是YOLE Development发布的TSV三维集成技术发展路线图[8]。
随着人工智能、高性能计算、云计算、物联网、5G通信、可穿戴电子产品、智能硬件、数据中心、无人机、微小卫星等新应用市场的兴起发展，新一代电子信息产品在体积、功能、性能、成本等方面要求越来越高，需要将多种衬底、多种工艺制备、多种功能器件/芯片集成整合在一起，硬件与软件集成越来越呈现出微系统的技术特征，为TSV三维集成技术发展注入了新动能。
近年来，制造业重新成为全球经济竞争制高点，IC作为高端制造业重要领域，随着摩尔定律进入亚十纳米/原子级时代，三维异质集成是美国等先进国家和国际领先电子信息产品公司布局后摩尔时代、提高功能集成密度的战略性技术。我国作为IC产品消费大国，目前国家和地方出台了一系列政策支持IC产业的发展。如果说沿着摩尔定律追赶是补短板、夯实基础，那么布局后摩尔时代集成电路技术、结合在电子信息产品终端应用整合创新方面的优势则是实现超越的必由之路。
1.2 TSV集成技术发展历史
TSV是Through-Si-Via的缩写，业界认为*早是由Savastiouk[9]在2010年提出来的，TSV的核心指垂直贯穿芯片衬底的电互连，建立芯片衬底正反两个表面之间的立体信号通道，如图1.3所示，这为堆叠芯片之间互连提供了便利的电学通道。
在半导体芯片衬底之上制作纵向微孔电通道，可以追溯至Shockley[10]提出的一项发明专利申请—Semi-conductive wafer and method of making the same，该专利提供了一种适用于制造高频器件的半导体晶圆及形成这种晶圆的方法，核心思想是金属化的贯穿晶圆的通孔为高频器件提供电气接地通道，该专利于1962年7月17日获得授权。1976年，惠普（Hewlett-Packard，HP）公司在GaAs RF单片微波集成电路（monolithic microwave IC，MMIC）产品中率先使用了金属化通孔接地技术[11，12]。为突破计算能力瓶颈，Feynman[13]于2008年提出了一种三维集成替代硅平面集成的新概念，即通过纵向堆叠提高集成密度进而提高计算能力。
20世纪80年代，业界开始出现了利用三维集成提高晶体管集成密度的工艺实现技术方案。当时，业界提出了通过垂直电互连实现两层或两层以上的有源电子器件叠层的技术概念，以得到一个更高密度的IC[12，14]，如图1.4所示。1978 年，美国斯坦福大学Gat等[15]提出了利用激光再晶化工艺将低温沉积在衬底表面介质层上的多晶硅或非晶硅转变为单晶硅的方法，首次制作了绝缘体上硅结构（silicon- on-insulator，SOI），可以在已有晶体管器件层上方的介质层上再次沉积多晶硅，经过再晶化处理为单晶硅以制造晶体管器件，首次验证并演示了三维集成的技术概念及集成方法。
除了采用SOI制造多层晶体管器件有源层的三维集成，利用纵向互连提供的芯片级垂直互连，将并行制造IC晶圆/芯片叠层实现三维集成也开始得到研究。20世纪80年代初，日本通商产业省（Ministry of International Trade and Industry，MITI）通过“未来工业基础技术”项目资助研发三维集成技术，成立了“未来电子器件研发协会”及“3D IC研究委员会”，目标是在1990 年完成堆叠晶体管有源层基础技术的研发，2000年设计并实现高封装密度存储器、高速逻辑处理器或图像处理器等，将多种不同功能、不同工艺的电路芯片集成到一个三维器件中。
当时业界提出了两种TSV三维集成方案：第一种方案如图1.4（a）所示，通过堆叠硅晶圆有源器件层实现，堆叠有源器件层之间通过垂直通孔实现电学连接；第二种方案如图1.4（b）所示，采用TSV和微凸点进行堆叠集成。与第二种方案相比，第一种方案的晶体管密度、集成度、I/O密度等指标更高，但由于采用晶圆形式集成制造，可能会造成功能良好的器件与功能失效器件之间堆叠的良率损失。而第二种方案可实现不同衬底、不同工艺、不同种类器件的堆叠集成，功能集成度高。遗憾的是，两种方案都未成功实现商业化，根本原因是当时条件下摩尔定律发展更容易引起投资者和技术人员的重视，SOC等技术路线更具有竞争力。
21世纪初，随着摩尔定律进入深亚微米阶段，新一代集成度的提高需要付出更加巨大的投入，TSV三维集成技术再次进入产业界和学术界的视野。2012年，国际半导体技术发展蓝图（International Technology Roadmap for Semiconductors，ITRS）作为权威的预测组织在报告中指出：基于TSV技术的芯片级三维异质集成方案，可望实现不同衬底材料、不同工艺制程、多种功能微电子芯片的高密度集成，是半导体行业未来发展的重要方向[1]。存储器IC是现代电子信息系统中不可或缺的组成部分，特别是随着智能手机普及化、人工智能与大数据火热化，超大容量存储器市场表现更为亮眼。随着人们对存储器容量需求的不断提高，存储器IC一度被业界认为是*适宜TSV三维堆叠集成应用的领域，有望在成倍地提高存储器容量的同时，克服传统三维堆叠集成中引线键合工艺给电信号引出带来的不利影响。
2006年，三星公司宣称采用TSV互连技术和微凸点键合工艺制作了8层堆叠存储器IC样品[16]。2009年，三星公司演示了TSV三维集成4层DDR3 DRAM（double-data-rate three dynamic random access memory）芯片[17]，存储器采用主-从结构设计，单层存储器IC芯片使用20nm工艺制作，叠层之间芯片通过TSV互连实现信号通信，容量达到8GB，具有高速度、大容量的特点，如图1.5所示。由于工艺复杂、制作成本高，主要针对高性能计算（high performance computing，HPC）等应用。2011年，三星公司报道了用于移动设备的TSV集成LPDRAM（low power double random access memory）芯片，如图1.6所示[17]，采用4×128通道Wide-I/O接口可以达到12.8Gbit/s的带宽，同时具有小尺寸和低功耗的特点。
2011年电子器件工程联合委员会（Joint Electron Device Engineering Council，JEDEC）固态技术协会制定了“Wide I/O SDR”的移动DRAM标准，Wide I/O采用TSV互连技术将数据输入/输出宽度由原来的32bit扩大至512bit，通过堆叠多层DRAM芯片实现12.8Gbit/s的高速数据传输。2014年，JEDEC固态技术协会将高带宽内存（high bandwidth memory，HBM）作为JEDEC标准“JESD235A”。三星公司于2014年8月发布了配备36颗2GB DRAM的64GB服务器用RDIMM（registered dual in-line memory module）内存条，每个DRAM芯片堆叠了4个4Gbit DDR4型SDRAM裸片，堆叠裸片之间通过微焊点电气连接，裸片内TSV与裸片之间微凸点构成垂直电互连，图1.7是三星公司基于TSV的RDIMM内存条SEM（scanning electron microscope）照片（部分）。
美国Micron公司提出了混合存储器立体（hybrid memory cube，HMC）模块概念，采用TSV三维集成技术将DRAM芯片存储单元部分与逻辑控制部分在三维空间内重新划分优化，每层DRAM芯片仅包含存储单元阵列和简单的电路，并被划分为若干个存储区块，叠层中不同层的存储区块组成一个立体存储库，由叠层底层逻辑芯片控制，如图1.8所示，此种与传统平面架构不同的三维集成新架
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