本书主要涉及在纳米工艺下较为严重的晶体管老化效应——负偏置温度不稳定性和制造过程中引起的参数偏差。介绍了参数偏差效应产生的物理机制及对电路服役期可靠性的影响，并提出了从电路级到系统级的相应的分析、预测和优化方法。
第1章绪论
过去几十年，集成电路产业获得了飞速发展。晶体管集成密度随着制造技术的进步而不断增加，并且遵循摩尔定律(Moore’s law)，即单个硅片(die)上集成的晶体管数目每18个月增加一倍［1］。相应地，晶体管的特征尺寸(feature size)不断减小并向着纳米尺度推进。这种工艺进步的趋势大大增加了芯片的集成规模，降低了制造成本，提高了芯片的性能。
然而，芯片性能的提高并非毫无代价。随着晶体管特征尺寸进入到纳米尺度，伴随而来的是不断增大的参数偏差(parameter variability)，不断增加的漏电流和功耗。这些负面因素给采用先进工艺的集成电路产品带来不可低估的影响，甚至会在较差的操作条件下抵消芯片由于集成规模增加带来的性能提升。因此，直面这些负面因素的挑战，在芯片的设计、制造、测试和使用等各个环节提出相应的分析和优化方法，以提高芯片的制造和参数良品率(yield)，保证其现场使用中的可靠性是目前工业界和学术界研究的热点问题。
参数偏差是指制造后晶体管或互连线的物理和电气参数偏离设计时指定的额定值并呈现统计分布的现象。按照偏差特性，大致可以将参数偏差分为静态(static)偏差和动态(dynamic)偏差两类。静态参数偏差主要源自于集成电路制造过程中引入的工艺偏差(process variation)； 而造成动态参数偏差的原因则主要包括芯片在现场使用中的电路老化(circuit aging)效应，以及电压和温度的波动。在纳米工艺环境下，参数偏差效应无疑是一个需要重点关注和亟待解决的问题［2］。这不仅因为参数偏差会降低芯片制造后的良品率，减少产品利润； 同时，它还会影响芯片的漏电和功耗，改变电路在实际操作中的定时特性(timing characteristic)，甚至导致芯片出现功能失效。
还有一个不可忽视的问题是静态、动态参数偏差效应的交互作用对于集成电路的影响。表面看来，工艺偏差只是一种造成电路参数出现偏差的静态因素，在芯片制造后就已固定而不会在其后的服役期中发生变化，因此不会影响芯片的服役期可靠性。但实际上，晶体管或互连线由于工艺偏差而导致的特征参数偏差同样会影响芯片在服役期中的老化。在一些特征参数，例如晶体管的沟道长度、阈值电压、栅氧厚度以及互连线的物理尺寸出现静态偏差的情况下，老化效应导致的动态电路参数变化会呈现统计分布，使得相应的电路老化分析、预测和优化工作更为困难。另一方面，由于老化效应会不断改变电路的参数值，从而造成电路的时序分析结果同样出现随时间变化的现象。这会大大降低传统设计阶段所进行的静态或统计静态时序分析的有效性，因此，考虑电路老化与工艺偏差的联合效应对于电路可靠性的影响也是一个重要的研究课题。
1.1工 艺 偏 差
工艺偏差是导致制造后芯片上的晶体管或互连线的物理和电气参数出现静态偏差的主要原因。工艺偏差是在集成电路的制造过程中引入的。如图1.1所示，按照作用范围的不同，工艺偏差导致的静态参数偏差可以分为片间(interdie/dietodie)偏差和片内(intradie/withindie)偏差两种。片间偏差对于同一个晶圆(wafer)上所有芯片的参数变化影响相同； 而片内偏差则会造成每个芯片内部器件参数出现不同的变化。在早期的工艺技术阶段，片间偏差是造成器件参数出现偏差的主要因素。而随着制造工艺的不断进步，尤其进入到纳米尺度，片内偏差逐渐成为影响器件参数偏差的主要因素。
图1.1工艺偏差
片内参数偏差按其特性又可以划分为系统(systematic)偏差和随机(random)偏差两类［3］。系统偏差主要是光刻的次波长效应(lithography subwavelength)导致的［4］。图1.2对比了近些年来光刻用波长和晶体管最小特征尺寸的变化趋势。可以看出，当制造工艺进入180nm之后，光刻所用紫外光的波长已经大于晶体管的特征尺寸了。目前，由于制造技术的限制，绝大多数的集成电路制造商仍然采用193nm的紫外光来刻蚀65nm甚至是45nm的晶体管。在这种情况下，想要精确地控制刻蚀的晶体管尺寸(特别是沟道长度)非常困难，出现参数偏差也就是必然的结果了。
图1.2光刻用波长同晶体管最小特征尺寸之间的不匹配情况［4］
图1.350nm晶体管载流子掺杂
浓度的随机分布情况［5］
不同于系统偏差，随机参数偏差主要是因为制造过程中一些随机性因素，例如载流子掺杂浓度的随机变化(random dopant fluctuation, RDF)［5］造成的。图1.3给出了一个50nm晶体管载流子的掺杂情况示意图。从图中可以看，源、漏两个扩区的掺杂浓度很高且非常均匀。而沟道内的载流子浓度则呈现明显的随机性分布。由于载流子的掺杂浓度直接影响晶体管的阈值电压，这种掺杂浓度的随机性变化很容易导致制造后晶体管的阈值电压偏离其设计时指定的额定值。
另外一个必须要关注的问题是，在片内系统偏差的影响下参数偏差分布具有空间相关性(spatial correlation)。如图1.4所示，同一个芯片上物理位置相邻近的器件的参数偏差分布往往较为接近甚至相同； 而物理位置相距较远的器件的参数偏差分布差异较大甚至无关。空间相关性会影响电路中通路的时延分布，因此必须在电路时序分析中将其考虑在内。文献［6］的数据显示，在分别假定片内参数偏差分布完全相关和完全独立两种情况下，电路时延分布的标准方差相差25%。
图1.4参数偏差分布的空间相关性
工艺偏差所导致的静态参数偏差会影响电路的性能参数，使电路的时延或漏电偏离设计时所指定的额定值。英特尔（Intel）对一批制造后量产芯片的工作频率和漏电进行了统计。图1.5给出了统计结果。如图所示，工艺偏差导致制造后芯片的漏电出现20倍的偏差，工作频率出现30%的偏差。这大大降低了芯片的良品率。因为在如此大的偏差情况下，一部分芯片因为性能参数不能满足产品投入市场的要求而必须被丢弃，从而增加了产品的生产成本，减少了利润。
图1.5工艺偏差导致的芯片漏电和工作频率偏差［2］
目录
第1章绪论
1．1工艺偏差
1．2NBTI效应
1．3章节组织结构
第一部分电路级参数偏差分析和优化
第2章国内外研究现状
2．1硅前老化分析和预测
2．1．1反应扩散模型
2．1．2基于额定参数值的NBTI模型
2．1．3考虑工艺偏差的老化统计模型和分析
2．2在线电路老化预测
2．2．1基于时延监测原理的在线老化预测方法
2．2．2超速时延测试
2．2．3基于测量漏电变化原理的在线老化预测方法
2．3相关的优化方法
2．3．1电路级优化
2．3．2体系结构级优化
第3章面向工作负载的电路老化分析和预测
3．1老化分析和预测方法概述
3．2关键通路和关键门的识别
3．2．1潜在关键通路识别
3．2．2潜在关键通路的精简
3．2．3关键门的识别
3．3占空比的求解
3．3．1时延约束
3．3．2占空比取值约束
3．4实验及结果分析
3．5本章小结
第4章电路老化的统计预测和优化
4．1硅前电路老化的统计预测和优化
4．1．1门级老化统计模型
4．1．2统计关键门的识别
4．1．3门设计尺寸缩放算法
4．1．4实验及结果分析
4．2硅前和硅后协同的电路老化统计分析和预测
4．2．1方法概述
4．2．2目标通路的识别
4．2．3硅后学习
4．2．4实验及结果分析
4．3本章小结
第5章在线电路老化预测
5．1基于时延监测原理的在线电路老化预测方法
5．1．1双功能时钟信号生成电路
5．1．2抗工艺偏差影响的设计考虑
5．1．3实验及结果分析
5．1．4本节小结
5．2基于测量漏电变化原理的在线电路老化预测方法
5．2．1漏电变化与时延变化之间相关性的刻画
5．2．2漏电变化的测量
5．2．3实验及结果分析
5．2．4本节小结
第6章多向量方法优化电路老化和漏电
6．1单独优化NBTI效应导致的电路老化
6．1．1控制向量的生成
6．1．2最佳占空比的求解
6．1．3硬件实现
6．1．4实验及结果分析
6．2电路老化和静态漏电的协同优化
6．2．1协同优化模型
6．2．2最佳占空比的求解
6．2．3实验及结果分析
6．3本章小结
第二部分系统级参数偏差分析和优化
第7章参数偏差在系统级的表现和影响
7．1参数偏差对于多核处理器性能的影响
7．2基于电压/频率岛的全局异步局部同步设计方法
第8章相关的国内外研究现状
8．1系统级偏差建模和分析方法
8．2基于全局异步局部同步设计的系统级偏差优化方法
第9章参数良品率感知的多处理器片上系统能耗统计优化方法
9．1背景知识介绍
9．1．1目标平台与应用
9．1．2能耗模型
9．1．3延迟模型
9．1．4统计任务调度
9．2统计能耗优化方法
9．2．1问题归纳
9．2．2优化方法概述
9．2．3统计偏差模拟
9．2．4统计能耗优化
9．2．5统计任务调度和操作电压配置
9．2．6统计电压/频率岛划分
9．3实验数据及分析
9．3．1实验环境
9．3．2实验结果
9．4本章小结
第10章面向三维多核片上系统的热感知硅后能耗优化方法
10．1背景知识介绍
10．1．1目标平台与应用
10．1．2面向三维SoC的能耗模型和延迟模型
10．1．3三维热模型
10．1．4面向三维芯片的统计偏差模拟
10．2优化框架
10．2．1能效感知的任务调度
10．2．2任务迁移算法
10．3实验结果及分析
10．3．1实验配置及说明
10．3．2实验结果
10．4结论
参考文献
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