第.1.章.库
良好的秩序是一切的基础
——埃德蒙 伯克
专用集成电路（ASIC）的物理设计需要各种类型的数据集或库。库是物理版图、抽象视图、时序模型、仿真或功能模型以及晶体管电路描述的集合。
库被认为是ASIC物理设计中*关键的部分之一，这些库及其相关视图和模型的准确性对*终设计制造的ASIC有很大影响。
标准单元库和I/O PAD库通常用于ASIC设计。此外，还可以使用存储器和自定义库。
存储器，如随机存取存储器（random access memory，RAM）或只读存储器（read-only memory，ROM）以及它们的布局、抽象视图、时序模型，通常从存储器编译器获得。
自定义库也称为知识产权（intellectual property，IP）库，是手动制作的具有特定功能的模块的集合，如锁相环（phase lock loop，PLL）、模数转换器（analog to digital converter，ADC）、数模转换器（digital to analog converter，DAC）和电压调节器（voltage regulator，VR）。
标准单元和I/O PAD是ASIC物理设计中*基本的模块，本章的重点是介绍标准单元和输出PAD的物理规范和时序生成，存储器和自定义库与标准单元库类似。
1.1.标准单元
标准单元是指基于单元的设计中用到的预先定义好的、特征化的具有通用接口实现和规则结构的基本构建模块。标准单元库是ASIC设计的基础，它的质量和性能对ASIC设计来说至关重要。随着制造工艺的进步和逻辑设计的日益复杂，布线产生的面积消耗在ASIC设计的整体面积消耗中所占比例越来越大，所用晶体管的总面积变得不再重要。因此，有必要*小化布线产生的面积消耗，而不是*小化标准单元所消耗的面积。由于大多数ASIC布线都是自动执行的，因此设计标准单元的大小非常重要，以使其适应布线工具对其进行布局和布线。
标准单元物理设计的基本步骤要从确定水平和垂直走线轨道开始。走线轨道用于引导工具进行标准单元之间的互连。原则上，前两个导电层（金属一层和金属二层）的宽度和间距用于设置适当的走线轨道间距。通常，有三种方法可以使用中心到中心的间距来计算走线轨道间距——线到线（d1）、过孔到线（d2）和过孔到过孔（d3）：
（1.1）
（1.2）
（1.3）
其中，w为线宽；s为线间距；Viaoverlap为重叠过孔（为满足设计规则，过孔周围需要添加的一部分金属线）大小；Viasize为过孔大小。
这些方程之间的关系是：
（1.4）
相比之下，线到线是进行整体*密布线理论上是*优的方式。然而，由于未考虑过孔到过孔和过孔到线，线与线之间的中心间距无法优化整体布线。过孔到过孔的中心间距满足所有线到线和过孔到线中心的要求，但由于导电层中的间距较大，整体布线不是*佳的。
实践证明过孔到线是*理想的。过孔到线符合所有导电层的间距规则，并呈现出*紧凑的整体布线。每种走线轨道中心间距示例如图1.1所示。
大多数设计工具要求标准单元的高度和宽度是垂直和水平走线轨道的整数倍。标准单元的高度在整个库中是相同的，但其宽度因其逻辑功能和驱动强度的不同而不同。
互补金属氧化物半导体（the complementary metal oxide semiconductor，CMOS）工艺的典型标准单元由沟道宽度为Wn的一行NMOS（N型晶体管）和沟道宽度Wp的一行PMOS（P型晶体管）组成，两种晶体管由P和N扩散（或有源）区间距隔开。
P和N扩散区间距、PMOS和NMOS晶体管的沟道宽度，以及电源（VDD）和接地（VSS）总线的宽度是确定标准单元高度的关键参数。图1.2显示了通用标准单元高度概念。
一旦确定了垂直和水平走线轨道以及标准单元的高度，就可以将其用于创建走线轨道模板，以便在标准单元布局期间使用。
在物理设计期间，将布局规则转换为走线轨道模板，将轨道覆盖在标准单元布局上，可确保标准单元的实际物理布局及其物理端口位置满足布局布线工具布线要求。图1.3显示了由水平走线轨道和垂直走线轨道标记的走线轨道网格。
如前所述，确定标准单元高度的关键参数之一就是穿过标准单元顶部和底部的电源与接地总线的宽度。如果电源和接地总线层与第一水平布线层相同，则会对标准单元高度施加限制。这是因为电源和接地总线的宽度必须足够宽以提供足够的电流，电源和地线宽度的增加将影响标准单元高度。
例如，在N阱工艺中，电源总线必须接触N阱，接地总线必须与衬底接触。此外，电源和接地应完全连接（使用多个接触孔）。将电源和接地总线完全连接到N阱和衬底的主要优点是电阻较低。这种降低电阻的方法增强了标准单元对内部闩锁现象的抗扰性。因为电源和接地*小宽度由第一导电层（例如金属一层）的接触孔尺寸和重叠接触孔决定，所以电源和接地总线的宽度都需要足够大以避免违反物理设计规则。
在当今的硅工艺中有更多的金属层可用，在标准单元物理设计中，可以使用交替布线方法，例如第一层金属垂直走线，第二层金属水平走线，这对标准单元物理设计是有利的。使用这种方法，第二层可用于内部标准单元晶体管上的电源和接地布线。对于数百万门的ASIC设计，需要大量电源布线资源以防止穿过芯片的电压下降，该技术可以在面积、性能和功耗方面提供更好的解决方案。为了处理各种电源要求，标准单元的电源和接地总线的宽度可以根据电源要求而变化，而不需要修改标准单元高度。
在标准单元布局中，应优先使用第一导电层，例如金属一层，尽可能使NMOS和PMOS晶体管的内部连接在标准器件内。必须尽量减少使用金属二层，因为这会极大地影响ASIC顶层布线。此外，所有内部节点电容都需要保持在*小值，大多数电容节点靠近电源和接地总线，以此减少体效应影响。体效应是一个动态问题，即当源极到阱（或体）偏置改变时，会改变晶体管（MOSFET）阈值电压。
标准单元物理布局的另一个关键因素是输入和输出端口的位置。标准单元端口需要使用第一导电层，并将其放置在水平和垂直走线轨道交叉的位置（参见图1.3），允许设计工具从X和Y方向访问端口，这就是所谓的端口可达性，它缩短了布线期间工具的运行时间，并减少了总体物理设计规则违例，提高了布线的质量。
在标准单元库开发过程中，在相同类型的所有标准单元的布局之间建立共同的规则具有两个优点：
（1）允许使用优化软件，以进一步减少标准单元的面积，同时使标准单元库能够更容易地迁移到另一个过程节点（例如将标准单元库从一个设计规则迁移到另一个设计规则）。
（2）建立共同规则保证了标准单元之间的电参数的一致性。在处理物理器件设计中常见的限制和挑战时，这种电参数一致性将是有用的。此外，它在决定库中*大的PMOS和NMOS晶体管沟道宽度方面也发挥着重要作用。
一旦确定了PMOS和NMOS晶体管的沟道宽度及其沟道宽度的比率，就可以对齐排列单列NMOS和PMOS晶体管，以此来设计标准单元布局。理想的做法是将所有简单晶体管完全连续排列。
需要对多晶硅栅极进行设计，以通过共享源极和漏极区域来形成晶体管，从而使得它们之间的连接*大。*好将NMOS晶体管尽可能靠近接地总线，将PMOS晶体管靠近电源总线，这在电学性能上是有利的。
在将晶体管的源极和漏极连接到电源与接地总线时，应尽量减少单个接触孔的使用。*小化单个接触孔，并连接多个源极和漏极的接触孔可以降低源极-漏极电阻，并提高标准单元的电气性能。
对于由串联的晶体管组成的逻辑门（如AND逻辑），*小的晶体管应放置在靠近输出的位置，当晶体管接近接地或电源时，需要增大晶体管的大小。这将提高整体性能［1］，但会增加面积消耗。
在复杂器件的情况下，如触发器或布尔函数，多晶硅连接可用于非关键信号。避免P阱或N阱布线非常重要。P阱或N阱布线有两个主要问题：
（1）材料具有高电阻。
（2）通常无法提取其寄生参数（如电阻）。
以上两个问题影响了模型与实际情况下的门参数的一致性。
目前的亚微米CMOS工艺本质上非常复杂。此外，很难将ASIC的实际制造期间使用的所有掩模和制造设计规则可视化展示在软件上。然而，在设计CMOS工艺的标准单元布局时，图1.4所示的一组*小设计规则就足够了。采
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